随着晶体管尺寸收缩脚步的放缓，以及各界对高性能 PC 需求的增长，近来人们对先进芯片解决方案的兴趣也越来越大。
新方案的特点是在尺寸上大于光刻机的标线片，即面积大于可生产单个芯片的最大尺寸。
此前，我已经在 Cerebras 上见到过超大规模的 1.2 万亿晶圆级晶体管制造方案。现在看来，台积电和博通也有类似的想法。
【来自：TSMC】
本周，台积电和博通宣布了面向晶圆上晶片封装（CoWos）应用的超大型中介层计划，印证了外界对于两家公司一直在考虑超大型芯片的想法。
拟议的 1700m㎡ 中介层，是台积电 858m㎡ 掩模版极限的两倍 。虽然该公司无法一次性生产初这么大的单个中介层（受光罩限制），但实际生产种可将多个中介层缝合到一起。
在将它们彼此相邻地构建在单个晶片上之后再进行连接，从而再不超出标线限制的同时，发挥出超大型中介层的最大优势。
初期，CoWoS 新平台将用于博通面向 HPC 市场的新处理器，并基于台积电的 5nm EVU 工艺制造。
这款系统级封装产品具有“多个”SoC 芯片和六组 HMB2（第二代高带宽缓存）堆栈，总容量为 96GB 。
博通在新闻稿中称，该芯片总带宽可达 2.7 TB/s，与三星最新的 HBM2E 芯片可提供的带宽一致。
通过使用掩模拼接技术使 SiP 的尺寸增加一倍，台积电及其合作伙伴能够在计算密集型工作负载中投入大量的晶体管。对于近来高速发展的 HPC 和 AI 应用而言，这一点显得尤为重要。
需要指出的是，台积电将继续完善其 CoWoS 技术，预计未来还有大于 1700 m㎡ 的 SIP 出现。
